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HCPL-2611-020E Optoisolador de salida lógica de 10 MBd con sujeción Schottky 5000Vrms 15kV/μs

Características delLos datos de las operaciones de los Estados miembros deben estar disponibles en el sitio web de los Estados miembros.

* Mayor densidad lógica para una mayor integración del sistema
 * 12K a 44K LUT
 * 197 a 203 E/O programables por el usuario
* SERDES incrustado
 * 270 Mb/s, hasta 3,2 Gb/s, interfaz SERDES (ECP5UM Automotive)
 * Soporta el eDP en RDR (1,62 Gb/s) y HDR(2,7 Gb/s)
 * Hasta cuatro canales por dispositivo: PCI Express, Ethernet (1GbE, XAUI y SGMII) y CPRI
* sysDSPTM
 * Arquitectura de rebanadas totalmente en cascada
 * 12 a 160 rebanadas para un alto rendimiento multiplicar y acumular
 * Operaciones de ALU de 54 bits de gran alcance
 * División del tiempo Multiplexado Compartición MAC
 * Redondeo y truncado
 * Cada rebanada soporta
 * Media de 36 x 36, dos de 18 x 18 o cuatro multiplicadores de 9 x 9
 * Operaciones avanzadas de 18 x 36 MAC y 18 x 18 Multiplique- Multiplique- Acumule (MMAC)
* Recursos de memoria flexibles
 * Hasta 1.944 Mb de RAM de bloque integrado de sysMEMTM (EBR)
 * 194K a 351K bits de RAM distribuida
* sysCLOCK PLL y DLL analógicos
 * Cuatro DLL y cuatro PLL en LAE5-45; dos DLL y dos PLL en LAE5-25 y LAE5-12
* Fuente sincrónica de entrada/salida pre-diseñada
* Registros DDR en las celdas de E/S
 * Funcionalidad de nivelación de lectura/escritura dedicada
 * Lógicas de engranajes dedicadas
 * Fuente de apoyo a las normas síncronas
 * ADC/ DAC, 7:1 LVDS, XGMII
 * Dispositivos ADC/DAC de alta velocidad
 * Soporte de memoria DDR2/DDR3 y LPDDR2/LPDDR3 con lógica DQS, velocidad de datos de hasta 800 Mb/s
* SysI/OTM Buffer programable soporta ampliamente
Rango de interfaces
 * Terminación en el chip
 * LVTTL y LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I y II
 * HSUL12
 * LVDS, bus-LVDS, LVPECL, RSDS, MLVDS, y otros sistemas de control de velocidad.
 * las interfaces de entrada subLVDS y SLVS, MIPI D-PHY
* Configuración del dispositivo flexible
 * Banco compartido para la configuración de las entradas y salidas
 * Interfaz flash de arranque de SPI
 * Se admiten imágenes con doble arranque
 * SIP esclavo
 * TransFRTM E/S para actualizaciones de campo simples
* Apoyo para la mitigación de la perturbación de un solo evento (SEU)
 * Detección de errores blandos
 * Corrección de errores suaves  Sin detener el funcionamiento del usuario
 * Inyección de errores blandos Emula el evento SEU para depurar el manejo de errores del sistema
* Apoyo a nivel del sistema
 * Compatible con las normas IEEE 1149.1 y IEEE 1532.
 * Analista de lógica de revelación
 * Oscilador en chip para inicialización y uso general
 * 1.1 V fuente de alimentación del núcleo

Descripciones deLos datos de las operaciones de los Estados miembros deben estar disponibles en el sitio web de los Estados miembros.

La familia de dispositivos FPGA ECP5 Automotive está optimizada para ofrecer características de alto rendimiento como:
Una arquitectura DSP mejorada, SERDES de alta velocidad e interfaces sincrónicas de fuente de alta velocidad en un
tejido FPGA económico.

Clasificaciones medioambientales y de exportación deLos datos de las operaciones de los Estados miembros deben estar disponibles en el sitio web de los Estados miembros.